Circuits seqüencials

Circuits seqüencials#

Pàgina en desenvolupament

Encara estem treballant en aquest document.
Esperem oferir-vos properament el seu contingut.
Disculpeu les molèsties.

La sortida dels circuits seqüencials no només depèn de la combinació de les entrades, també depèn de la història d’aquestes entrades.

Veiem un exemple:

Biestable RS#

Com veieu la sortida \(Q\) (i el seu invers \(\overline{Q}\)) canvia si per un instant les entrades set o reset prenen el valor \(L\), i mantenen el canvi encara que les entrades tornen a estar a nivel \(H\). Com les entrades són actives a nivell baix, s’acostumen a simbolitzar com \(\overline{R}\) i \(\overline{S}\)

Aquest circuit es coneix com a biestable (o bàscula) RS, que té aquest símbol:

i aquesta és la seva taula de veritat:

R	S	Q
0	0	Q
0	1	1
1	0	0
1	1	no definit

Com veieu l’estat de la sortida no està definit per \(R = S = 1\) (recordeu que reset = \(\overline{R}\) i set = \(\overline{S}\))

Circuits síncrons#

El biestable que hem vist abans en realitat s’anomena biestable RS asíncron.

En els circuits seqüencials típicament s’utilitza un senyal de rellotge (CLK, de lànglès clock) que ens indica quan s’han de llegir les entrades. Aquest senyal potser per nivell alt (les entrades són vàlides i el circuit actúa en conseqüència quan CLK = 1), per nivell baix (entrades vàlides quan CLK = 0), per flanc de pujada (entrades vàlides quan CLK passa de 0 a 1) o per flanc de baixada (entrades vàlides quan CLK passa de 1 a 0).

Aquí veieu el nostre biestable RS síncron amb CLK per nivell alt:

Cronogrames#

La gràfica al peu del simulador és un cronograma: ens indica el valor de les entrades i sortides en el temps. Moltes vegades és més fàcil definir un dispositiu seqüencial amb un cronograma que no amb una taula de veritat. Aquest és el cronograma d’un comptador de 4 bits:

Moltes vegades aquests cronogrames inclouen informació sobre els tempes necessaris pel bon funcionament del dispositiu:

Biestable JK#

La combinació \(R = S = 1\) del biestable RS no és útil al no estar definida, i pot donar problemes. Amb unes quantes portes lògiques més podem tenir un biestable semblant al RS que inverteixi el valor de la sortida. És la bàscula JK. Aquí la podeu provar (CLK per nivell alt):

Típicament els circuits seqüencials s’activen amb rellogte de flanc, ja que permet una definició més exacte de quan són vàlides les entrades. Aquest és el símbol d’una bàscula JK activa per flanc de pujada:

Fixeu-vos en el símbol del mig de l’esquerra: aquest angle simbolitza el CLK per flanc de pujada. Si fos per flanc de baixada posariem una boleta de negació a l’entrada.

Biestable D#

Aquest biestable permet emmagatzemar un bit quan el CLK està actiu.

Com podeu veure al simulador, l’activació per flanc del rellotge és més complicada que per nivell:

El biestable D té aquest símbol:

Comptadors#

Podem comptar els cicles de rellotge amb un conjunt encadenat de bàscules JK:

Registres de desplaçament#

Quan volem transmetre la informació de vegades hem de fer una transformació sèrie / paral·lel o a l’inrevès. Un exemple és l’escriptura de l’estat d’una matriu de 8x8 leds amb només dues lìnies (CLK i DATA). En aquest cas fem servir registres de desplaçament:

Productes comercials#

Dispositiu	C.I. TTL	C.I. CMOS
Bàscula JK	74LS73	CD4027
Bàscula D	74LS74	CD4042
Comptador 4 bits	74LS93	CD4029
Registre de desplaçament 8 bits sèrie / paral·lel	74LS595	CD4094
Registre de desplaçament 8 bits paral·lel / sèrie	74LS597	CD4021